科毅光通信 - 光开关器件与设备生产销售厂商

随着复杂性和所需带宽的迅速增加，光子和电子的集成在新一代收发器中起着至关重要的作用，传统的线键连接存在密度和带宽限制，先进封装技术能够实现2.5D/3D堆叠，甚至晶圆级封装，已经被各种厂家用于实现光电协整。

一、先进光学应用

1、数据通信（DataCom）

    数据中心互连领域的PIC模块面临的主要挑战是数据速率的巨大增长，高端ASIC带宽不断增加，目前商用产品达到51.2 Tbps，下一代产品的目标是102.4 Tbps。首先SerDes数据速率将超过100 Gbps，传统铜线传输损耗巨大。即使使用中板光模块（MBOM），靠近交换机封装，但功耗巨大，而且热管理存在挑战。共封装光学（CPO）模块提供一种更加集成的解决方案，模块将主芯片与光收发器封装在同一BGA衬底上,光引擎结合PIC和EIC，可以显着降低功耗，为太比特级交换机提供光接口。

2、高性能计算（HPC）：

    在高性能计算系统中使用多核架构的大趋势推动CPO解决方案，光纤尽可能地连接到离计算节点或存储单元最近的地方，向CPU添加光I/O为扩展系统提供可能。在硬件架构中使用光交换，可用于连接片外通信或片内通信，称为光子片上网络（pNoC），例如，光开关连接几个单独的计算节点的分解架构，这种将光学Tx/Rx（光引擎）连接到插座封装的方法，受益于计算节点和光引擎的共同封装集成。

对于下一代HPC服务器，CPO与CXL的光交换技术相结合，允许计算节点进行分解，与传统技术（机架顶拓扑中的前面板模块）相比，具有出色功耗增益，3D封装技术成为关键推动因素。例如pNoC中集成四个CPU芯片，每个芯片有16个内核，PIC集成波导、RRMs和PD的光中介器，在其顶部使用铜柱组装多核计算芯片，附加EIC芯片具有调制器驱动和控制功能，使得芯粒之间的光通信成为可能。

3、工业和汽车传感器：

    推动异质光电集成发展的关键应用之一是移动应用的光学传感器，例如Lidar。固态解决方案采用晶圆级硅技术，低成本，供应链能力，小尺寸和高性能。自动驾驶的规格要求扫描角度为60°，求在超过200米的距离上具有较高的检测精度，需要将OPA通道数量增加到1000多个，传统线键合显然不满足。CEA-LETI在Tinker欧洲自动驾驶传感器项目通过3D集成先进封装工艺，引入TSV和细间距倒装芯片技术，包含正面发射的OPA倒装芯片的硅中间层，整个激光雷达面积大大减少。

二、光模块封装历史

    光子集成电路PIC的早期概念是通过使用集成光波导将各种功能的光学器件组合在一起，实现特定光产生和检测的光学功能，由此产生将光学功能与电学功能合并在一起的问题。其主要目的是降成本，同时提高光子/电子模块的性能。

实现光子和电子器件的协整可以通过不同的方式实现：

1、单片集成

    OEIC（光电集成电路）基于一个通用的半导体衬底同时集成电子和光子器件。最初是通过在InP衬底上合并光学和电气功能来实现，这个之前有不少的报道，目前仍有厂家在做此类研究。后来演进到硅平台，Global foundries商业代工厂实现单片集成，通过减少连接长度和消除任何封装互连结构，大大减少PIC和EIC之间的射频寄生。主要问题是EIC通常需要比PIC更先进的技术节点，因此这种集成在节点优化方面并不理想，而且与集成CMOS电路相比，光学器件的占地面积通常更大，造成成本和热管理方面的不利影响。

2、混合集成

    PIC和EIC使用封装技术连接，形成混合模块。最初是通过线键合连接技术实现，后来演进到使用倒装芯片连接PIC和EIC的先进架构。随着时间的推移，出现越来越复杂的封装技术来追求高速数据通信领域的极致性能。主要好处是，PIC和EIC在不同的晶圆和不同的生产线上制造，单独优化和测试提高良率和可靠性。

例如，PIC集成最先进的无源和有源器件（高速调制器，高速光电探测器），EIC采用0.13 μ m SiGe BiCMOS技术实现。倒装芯片采用40µm节距的铜凸点。基于倒装芯片键合实现EIC/PIC堆叠的硅光模块，不断满足那时硅光模块带宽需求，大多使用下图所示的装配工艺流程。

由于硅光目前的研发路线图开始预测，PIC不仅需要与驱动器和TIA集成，而且需要与计算单元或其他CMOS高端器件（CPU， FPGA等）集成。很多厂家例如IME/ASTAR、IMEC和CEA-LETI等都基于先进封装技术（3D，TSV等）探索PIC与主机芯片的共封装策略。例如，CEA-LETI提出的架构并进行演示，如下所示，TSV将PIC的正面连接到有机衬底或Si中间体。

    涉及PIC和TSV的架构在带宽、带宽密度和延迟方面都是最佳的，并且使用横向或垂直耦合的光学连接。该架构现已由台积电作为COUPE技术商业化，并广泛应用于工业领域。

并不是所有厂家都有TSV技术，可以采用基板挖槽的双尺寸组装技术，从而避免通过PIC或EIC制作TSV。

扇出晶圆级技术（FOWLP）为EIC/PIC集成方案提供更大的灵活性，该技术允许在通过晶圆级工艺重建两个单芯片后，由后处理的再分布层连接PIC/EIC芯片。

最常见的还是使用硅中间体连接EIC和PIC。

三、3D封装关键技术

1、芯片互连

1)基于焊料的倒装互连

    在倒装芯片过程中，两种材料接触，温度升高到SnAg焊料的熔点以上。通用工艺是基于标准锡银铜熔化合金球的互连间距范围从1mm到80um。TSMC开发的C4 bump可实现80µm内密集互连间距。更细连接需要使用电化学沉积的微凸点UBM，广泛应用于40 μ m间距，甚至20 μm及以下间距。由于铜凸点的电阻率随着直径减小而快速增加（40µm的2mΩ到10µm的大于10mΩ），以及具有电阻性和易碎性，导致3D先进封装采用其他方法来不断减小互连间距。虽然铟基微凸点可实现7.5 μm间距，但高复杂和高成本，目前仅限于冷却红外应用。

2)晶圆键合

    混合键合工艺在经过表面处理后将两个晶圆堆叠，W2W or D2W。D2W方法可以提供更多的设计灵活性和系统异构。使用CMP达到0.5 nm晶圆表面粗糙度，现在普遍可以达到低至3 μm间距的铜互连，例如intel。D2W混合键合互连很快就会达到亚微米间距。例如索尼的最新成果支持400nm间距。

混合键合与焊料互连之间的主要区别是零间距。在3D堆叠架构中，必须考虑主动计算芯片产生的热量对附近热感光子器件的影响。这是混合键合方法的一个缺点。相反，可以利用这点实现光学互连的倏逝耦合，如下所示。

2、TSV

    在光子IC中使用TSV来构建密集I/O或硅光中间体具有很多优势。通常TSV直径范围为10 μm至20 μm、深度为50 μm至120 μm，单个TSV电阻范围为10 mΩ至20 mΩ。具有TSV的PIC必须可选地承载其他芯片并可堆叠在基板上，需要在PIC的顶部或底部金属化或基于焊料互连。挑战是补偿装配过程中的翘曲，导致与标准回流工艺不兼容，导致系统可靠性差。例如，LETI的TSV工艺之后还可以制作BRDL确保路由以及可选的背面腔（提高微环谐振器热调效率72%）。

例如，AIM photonics硅光子中间层工艺流程包括TSV工艺、直接键合以及铜布线层。优点包括：在氧化键合前TSV中间中间层和光子器件的并行处理；光子晶圆翻转时的大介电厚度避免波导和硅衬底信号的寄生耦合。

3、扇出晶圆级封装（FOWLP）和EMIB

    PIC和EIC的协整可以利用FOWLP技术用于先进集成光子学模块，其不需要TSV或复杂的EIC和PIC模具处理，是一种低成本工艺。

例如，IME报道RDL1 FOWLP，使用材料来保护填充和压缩成型过程中PIC的敏感光学器件。在FOWLP工艺完成并从载体上剥离重建晶圆后，进行切割，移除，而影响边缘腔耦合器。

intel推出嵌入式多芯片互连桥（EMIB）在有机衬底内正面朝上嵌入具有密集多层布线（Cu damascene）的硅无源芯片，确保芯片之间的密集互连，同时在衬底中保持大间距互连。或者可以使用PIC或EIC代替硅无源芯片用于有机或玻璃基板中的嵌入式芯片，优化互连方案。

四、先进封装光模块

1、封装光学器件（CPO）

    最初，通过在同一有机板上封装光模块为主机芯片提供光I/O，Rockley展示一个交换机原型，ASIC器件具有12个100 Gbps以太网端口，单模光纤连接，每个端口功耗为3W（包括外部激光器）。一年后，思科展示共封装光引擎，每颗数据速率为6.4~12.8 Tbps。

2020年，intel展示其首款共封装光学12.8 Tbps以太网交换机，嵌入1.6 Tbps光引擎。光引擎在intel硅光平台上制造，采用直接键合技术和特定的后处理工艺将激光器嵌入芯片。4个400 Gbps收发器聚合1.6 Tbps。光引擎与交换芯片共封装。

在800Gbps运行时，光引擎的功耗为19.2 pJ/bit，通过改进SerDes设计、RRM设计和CMOS线性驱动器，功耗可进一步降低。随后与Ayarlabs共同发布第一个8Tbps共封装FPGA，嵌入在有机基板的EMIB桥实现FPGA和光芯片之间的连接。

替代架构是将硅光收发器芯片嵌入有机衬底，通过RDL线与主机芯片连接。

博通的51.2 Tb/s交换机也使用倒装芯片组装，PIC堆叠在嵌入TSV的薄EIC顶部，信号路径从共封装基板通过EIC传输到PIC。

FOWLP方法有助于减少两个芯片之间的电路径长度，PIC采用铜柱后处理，FOWLP工艺应用于EIC，两个芯片尺寸都保持在最小，互连性在凸起、路由等方面得到优化。Rockley Photonics使用FOWLP构建模块，避免通过EIC使用TSV。

思科的3.2 Tbps光引擎也利用FOWLP，将4×800G EIC与3.2 Tbps PIC结合在一起。

除此之外，intel展示64x32Gb/s的OCI引擎，其目标是在AI CPU/GPU集群中应用。

    博通于2025年6月3日正式宣布交付Tomahawk 6交换机芯片，102.4 Tbps交换容量支持64个1.6Tbps端口、128个800Gbps或256个400Gbps端口，采用行业领先的200G PAM4 SerDes技术，采用CPO 技术将光学模块直接封装在芯片上。

    英伟达推出基于ASIC与18个1.6 Tbps光引擎（使用200Gbps MRM）共封装的交换机，吞吐量达到28.8 Tbps，采用台积电COUPE技术。

    另外初创公司，如Lightmatter和Celestial AI，都有自己的一套技术。

2、硅光中间层

    第一个基于全功能硅光中间层的带有嵌入式TSV的光子集成电路由A*STAR实现，通过两级TSV连接，TSV直径为20µm，间距为100µm，PIC厚度为100µm。

其架构如下：

在欧洲TINKER项目中，CEA LETI于2024年进行全功能光学相控阵演示。PIC制作TSV，TSV直径为10 μ m，PIC厚度为120 μ m，集成256个通道和热控相位调制器，以执行1550 nm激光束转向。

PIC通过2.5D封装与EIC集成在无源硅中间体上。PIC与中间层互连使用50µm间距和20µm直径的无铅铜凸点。TSV和倒装芯片减少80%的OPA路由。可以增加专用于单个通道发射和接收的CMOS器件，以及用于激光束信号校准的额外子系统。

经过光子、TSV、背面晶圆处理、硅中间层上的倒装芯片和封装进行全功能LiDAR演示。

总之，3D封装技术在性能、占地面积和大规模可制造性方面具有优势，而半导体和封装供应链几乎已经可用，数据通信和传感器已经从这一技术飞跃中受益，预测将扩展到传感、基于光神经网络和量子系统等许多领域。

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